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| VHDL_Lab_02_우선순위인코더 설계 / . / VHDL_Lab_02_우선순위인코더 설계 |
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| 1. 교통 신호 제어기(TLC)의 개요 2. 하위 레벨 성분의 VHDL모델링 3. 교통신호 제어 흐름도 FileSize : 594K / 1. 교통 신호 제어기(TLC)의 개요 2. 하위 레벨 성분의 VHDL모델링 3. 교통신호 제어 흐름도 / 차량의 통행이 많은 교차로와 간선 도로 상의 차량의 흐름을 원활하게 하면서 동시에 차량이 많이 집중되어 있을 때에는 순차적인 통행을 보장하는 교통 신호 제어기… |
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| ‥le 10. Attribute / VHDL을 사용하여 하드웨어를 표현하기 위한 기본 구성은 Entity와 Architecture으로 나눌수 있으며 entity는 하드웨어의 인터페이스를 정의하며 architecture는 하드웨어를 내부를 표현하는 부분이다. Entity는 설계하고자 하는 회로의 외부적인 관점을 표현한다. 즉 Entity는 밖에서 보여지는 입출력 인터페이스와 그 이름을 정의하고 검사와 동작에 필요한 par… |
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| 1. VHDL의 출현 배경 및 변화 과정 2. VHDL의 특징 3. VHDL의 하드웨어 모델 FileSize : 19K / 1. VHDL의 출현 배경 및 변화 과정 2. VHDL의 특징 3. VHDL의 하드웨어 모델 / (1) VHDL의 장점 * Technology Independence and Public Availability 표준 언어로 사용되므로 대중성을 띤다. 대중성을 띈다는 의미는 컴퓨터의 고수준(high level) 언어와 같은 설계 기술 언어로… |
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| 1. VHDL(Very High Speed Integrated Circuit Hardware Description Language) 특징 2. VHDL 규칙과 표현 3. Entity 선언과 Architecture Body 선언 4. 객체(Object)와 자료형(Data Type) 및 연산자(Operator) 5. 동작적 표현(Behavioral Description)과 구조적 표현 (Structural Desciption) 6. 순차 처리문과 병행 처리문 FileSize : 102K / 1. VHDL(Very High… |
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| VHDL 실습(D-FF, JK-FF, Counter) 결과 / 디지털공학실험VHDL실습(D-FF,JK-FF,Counter) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. D-FF 입력 CLK ↑(상승) ↑(상승) ↓(하강) ↓(하강) D 0 1 0 1 출력 Q 0 1 유지 유지 ☞ D-FF은 어떠한 CLK이 작용하였을 때, 입력이 그대로 출력이 되는 플립플롭이다. 여기에서는 CLK이 상승에지일… |
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| VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과 / 디지털공학실험VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. XNOR 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 1 0 0 1 ☞ 시뮬레이션에서 보듯이 입력 A, B가 모두 `0` 또는 모두 `1` 일 때 출력 C가 `1`이 되고, A와 B가 서로… |
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| VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 / 디지털공학실험VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. ① AND 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 0 0 0 1 ☞ AND gate는 입력이 둘 다 1이여야 출력이 1이다. (곱의 의미) ② OR 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 0 1 1 1 ☞ OR gate… |
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| VHDL 실습(8bit Counter, State Machine) 결과 / 디지털공학실험VHDL 실습(8bit Counter, State Machine) 결과 보고서 1. 8Bit Counter `Module` `Test Bench` `Simulation` `진리표 및 검토` ClrN 0 1 1 . . . LdN X 0 1 . . . P X X 1 . . . T1 X X 1 . . . D1&D2 X D1&D2 D1&D2 . . . Q 00000000 D1&D2 D1&D2+1 . . . ☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이… |
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| VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비 / 디지털공학실험VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서 가. D 플립플롭 D 플립플롭은 입력 데이터를 출력에 단순히 전달하는 플립플롭으로 중요한 기능은 클럭 펄스 CP에 따라 동기 되어 전달된다는 점이다. 즉 입력 데이터를 변경하더라도 출력은 바로 바뀌지 않으며 CP가 ‘H`가 되는 시점에 변경된다. D 플립플롭의 구성은 … |
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