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| VHDL 실습(D-FF, JK-FF, Counter) 결과 / 디지털공학실험VHDL실습(D-FF,JK-FF,Counter) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. D-FF 입력 CLK ↑(상승) ↑(상승) ↓(하강) ↓(하강) D 0 1 0 1 출력 Q 0 1 유지 유지 ☞ D-FF은 어떠한 CLK이 작용하였을 때, 입력이 그대로 출력이 되는 플립플롭이다. 여기에서는 CLK이 상승에지일… |
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| VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과 / 디지털공학실험VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. XNOR 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 1 0 0 1 ☞ 시뮬레이션에서 보듯이 입력 A, B가 모두 `0` 또는 모두 `1` 일 때 출력 C가 `1`이 되고, A와 B가 서로… |
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| VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비 / 디지털공학실험VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서 가. D 플립플롭 D 플립플롭은 입력 데이터를 출력에 단순히 전달하는 플립플롭으로 중요한 기능은 클럭 펄스 CP에 따라 동기 되어 전달된다는 점이다. 즉 입력 데이터를 변경하더라도 출력은 바로 바뀌지 않으며 CP가 ‘H`가 되는 시점에 변경된다. D 플립플롭의 구성은 … |
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| VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 / 디지털공학실험VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. ① AND 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 0 0 0 1 ☞ AND gate는 입력이 둘 다 1이여야 출력이 1이다. (곱의 의미) ② OR 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 0 1 1 1 ☞ OR gate… |
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| VHDL 실습(8bit Counter, State Machine) 결과 / 디지털공학실험VHDL 실습(8bit Counter, State Machine) 결과 보고서 1. 8Bit Counter `Module` `Test Bench` `Simulation` `진리표 및 검토` ClrN 0 1 1 . . . LdN X 0 1 . . . P X X 1 . . . T1 X X 1 . . . D1&D2 X D1&D2 D1&D2 . . . Q 00000000 D1&D2 D1&D2+1 . . . ☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이… |
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| 9장 VHDL 설계 툴 사용법 예비 / 디지털공학실험9장, VHDL 설계툴 사용법 예비보고서 1. 목적 가. VHDL의 설계 툴 중 하나인 Xilinx VHDL의 설치법을 익힌다. 나. Xilinx ISE Design Suite를 이용하여 VHDL 설계에 대해서 이해하고 사용법을 익힌다. 다. Xilinx ISE Design Suite의 컴파일러와 시뮬레이터를 이용하여 VHDL로 설계한 회로에 대한 시뮬레이션 방법을 익힌다. 라. Xilinx IS… |
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| 10장 VHDL 설명 및 문법 예비 / 디지털공학실험10장, VHDL 설명 및 문법 예비보고서 1. 목적 가. VHDL의 특징과 설계기법에 대하여 학습한다. 나. VHDL 설계를 위한 기본적인 문법을 학습한다. 2. 이론 가. VHDL의 역사 VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들 어진 하드웨어 기술 언어이다. 미 국방성에 의하여 개발되었으며… |
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| 논리회로실험 레포트 실습보고서입니다. 미리보기 확인 후 다운 바랍니다. / 1. Purpose 1) Type Declaration을 정의하고 선언할 수 있다. 2) IEEE Library를 통한 Data conversion 방법을 안다. 3) ROM의 특징을 알고, 이를 VHDL로 구현할 수 있다. 4) RAM의 특징을 알고, 이를 VHDL로 구현할 수 있다. 2. Background 1) Type Declaration: xilinx에서 제공하는 데이터 타입이 아닌 사용… |
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| ‥ 단계. 진리표, Boole 함수, 파형도, 블록도, VHDL언어 방식들 중 에 적절한 표현 방식을 사용하여 정학한 설계 요구를 기술 단계 3 :실현 방식을 선택 단계. 경제성과 성능 등을 고려하여 가장 간단한 회로로 구성 단계 4 : 설계 적용 과정 단계. 정해진 설계 방법을 적용하는 단계. |
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