[강력추천] SK하이닉스 R,D공정 면접 기출 및 상세답안 [100선]

PART 1. 반도체 소자 및 차세대 메모리 아키텍처 (1~20선)

Q1. HBM3E 및 HBM4 구조에서 TSV 공정이 갖는 기술적 난제와 이를 해결하기 위한 방안은 무엇입니까
HBM의 성능을 결정짓는 핵심은 수천 개의 구멍을 뚫어 데이터를 연결하는 TSV 공정의 정밀도에 있습니다. 적층 수가 12단, 16단으로 늘어남에 따라 칩의 두께는 얇아지지만, 구멍의 깊이는 깊어져 `에스펙트 비`가 급격히 상승하는 난제가 발생합니다. 이는 식각 공정 중 하단부까지 균일하게 구멍을 뚫기 어렵게 만들고, 내부를 구리로 채울 때 빈 공간인 보이드가 생길 확률을 높입니다. 저는 이를 해결하기 위해 식각 가스의 조성 최적화와 전해 도금 공정에서의 전류 밀도 제어가 필수적이라고 생각합니다. 또한, 칩이 얇아지면서 발생하는 휘어짐 현상을 방지하기 위해 임시 본딩 및 디본딩 공정에서의 열 변형 관리 역량이 중요합니다. 실제 공정에서 웨이퍼의 평탄도를 실시간으로 모니터링하여 공정 편차를 줄인다면 수율 향상에 크게 기여할 수 있을 것입니다.

Q2. DRAM 스케일링 한계를 극복하기 위해 도입된 High-k 소재가 공정에 어떤 변화를 가져왔습니까
DRAM의 미세화가 진행되면서 커패시터…