[면접 합격 자료] 쎄트렉아이 HW-방산 FPGA 로직 우수 예문 질문 및 답변

1.본인의 성격의 장단점에 대해 말씀해 주세요.

저의 성격의 가장 큰 장점은 문제에서 핵심을 신속히 파악하고 체계적으로 해결책을 제시하는 능력입니다. 이전 프로젝트에서 FPGA 로직 설계 시 트레이스 수가 비효율적으로 증가하던 문제를 발견한 뒤, 먼저 기능 요구를 계층화하고 모듈별 입력 공간을 3차원 매핑으로 재구성했습니다. 그 결과 합성 시간은 약 28% 단축되고 타이밍 여유도 12% 증가했습니다. 또한 팀 내 커뮤니케이션에 있어서는 우선순위를 명확히 공유하고 주기적으로 상태 보고를 진행해 이슈 연결고리를 빠르게 파악했습니다. 예를 들어 신호 전파 지연이 1ns 단위로 누적되던 경우를 가정하고, 각 경로의 피드백 루프를 분리하여 회로를 재배치했습니다. 이 과정에서 시뮬레이션 기준 커버리지도 92%에서 98%로 상승했고, 합리적 예외 케이스를 포함한 테스트 벤치가 추가되면서 디버깅 시간이 평균 28시간에서 14시간으로 절반 가까이 감소했습니다. 또한 데이터 표현 방식에 있어서는 제약 조건이 엄격한 환경에서 RTL 코드의 재사용성을 높이기 위해 매크로 기반 파라미터화 설계를 적용했습니다. 그 결과 재구성 가능한 모듈의 재사용률이 35% …