º»¹®/³»¿ë
1. Áö¿ø µ¿±â
´ëÇб³ 3Çг⠶§ µðÁöÅÐ ½Ã½ºÅÛ ¼³°è ¼ö¾÷¿¡¼ FPGA¸¦ Ȱ¿ëÇÑ °£´ÜÇÑ ¿¬»ê±â ±¸Çö ÇÁ·ÎÁ§Æ®¸¦ ¼öÇàÇÏ¸é¼ Ã³À½À¸·Î ¹ÝµµÃ¼ ¼³°èÀÇ ¸Å·Â¿¡ ºüÁö°Ô µÇ¾ú½À´Ï´Ù. ´ç½Ã¿¡´Â ±âº»ÀûÀÎ °ÔÀÌÆ® ³í¸®¿Í Çø³Ç÷Ó, FSM(Finite State Machine)À» Áß½ÉÀ¸·Î ÇÑ RTL ¼³°è ¼öÁØÀ̾úÁö¸¸, Á÷Á¢ Verilog HDL·Î Äڵ带 ÀÛ¼ºÇÏ°í ½Ã¹Ä·¹À̼ÇÀ» °ÅÃÄ ±¸Çö¹°ÀÌ µ¿ÀÛÇÏ´Â °úÁ¤À» º¸¸é¼ ³í¸®È¸·Î°¡ ½ÇÁúÀûÀÎ ±â´ÉÀ¸·Î È®ÀåµÇ´Â °úÁ¤À» ¸ö¼Ò ´À³¥ ¼ö ÀÖ¾ú½À´Ï´Ù. ±× ÇÁ·ÎÁ§Æ®¿¡¼ Á¦°¡ ´ã´çÇÑ ºÎºÐÀº ALU¿Í ·¹Áö½ºÅÍ ºí·Ï ¼³°è¿´À¸¸ç, timing violation°ú °°Àº ¹®Á¦¸¦ °ÞÀ¸¸é¼µµ À̸¦ ÇØ°áÇϱâ À§ÇØ Å¸ÀÌ¹Ö ºÐ¼®°ú ¸ðµâ ºÐÇÒÀ» ½ÃµµÇß´ø ±â¾ïÀÌ »ý»ýÇÕ´Ï´Ù. ÀÌ °æÇèÀ» °è±â·Î SoC °³¹ßÀÌ ´Ü¼øÇÑ ³í¸® Á¶ÇÕÀÇ °úÁ¤ÀÌ ¾Æ´Ï¶ó, º¹ÀâÇÑ ½Ã½ºÅÛ ³»¿¡¼ ÃÖÀûÈ¿Í ÅëÇÕÀ» °í·ÁÇÑ °íµµÀÇ Ã¢ÀÇÀû ¼³°è¶ó´Â Á¡À» ½Ç°¨ÇÏ°Ô µÇ¾ú½À´Ï´Ù.
¼ö¾÷ ÀÌÈÄ ¹ÝµµÃ¼ ºÐ¾ß¿¡ °ü½ÉÀÌ ±í¾îÁ® °ü·Ã ¼ö¾÷À» ÁýÁßÀûÀ¸·Î ¼ö°ÇÏ°Ô µÇ¾ú°í, Á¹¾÷ ÇÁ·ÎÁ§Æ®¿¡¼´Â ¸¶ÀÌÅ©·ÎÇÁ·Î¼¼¼ ±â¹ÝÀÇ °£´ÜÇÑ SoC ±¸Á¶¸¦ ¼³°èÇØº¸´Â ÆÀ ÇÁ·ÎÁ§Æ®¿¡ Âü¿©Çß½À´Ï´Ù. ÇØ´ç ÇÁ·ÎÁ§Æ®´Â ÆÀ¿ø 4¸íÀÌ °¢±â ´Ù¸¥ ¸ðµâÀ» ¼³°èÇϰí, À̸¦ ¡¦(»ý·«)