¸ñÂ÷/Â÷·Ê
1. RTL ¼³°è Engineer·Î Áö¿øÇÑ ÀÌÀ¯´Â ¹«¾ùÀԴϱî
2. Ĩ½º¾Ø¹Ìµð¾îÀÇ Video Codec/ISP IP »ç¾÷°ú RTL ¼³°èÀÇ ¿¬°ü¼ºÀ» ¼³¸íÇØº¸¼¼¿ä
3. RTL ¼³°è ¾÷¹«ÀÇ ÇÙ½É ¿ª·®Àº ¹«¾ùÀ̶ó°í »ý°¢Çմϱî
4. Verilog/SystemVerilog¸¦ Ȱ¿ëÇÑ ¼³°è °æÇèÀ» ÀÚ¼¼È÷ ¸»ÇØÁÖ¼¼¿ä
5. CPU/ISP/Video Codec µî SoC ³» IP °£ ÀÎÅÍÆäÀ̽º ¼³°è ÀÌÇØµµ¸¦ ¼³¸íÇØº¸¼¼¿ä
6. ÀúÀü·Â ¼³°è¸¦ À§ÇÑ RTL °üÁ¡ÀÇ Á¢±Ù ¹æ½ÄÀ» ¸»ÇØÁÖ¼¼¿ä
7. Timing Closure¸¦ À§ÇØ RTL ´Ü°è¿¡¼ °í·ÁÇÏ´Â ¿ä¼Ò¸¦ ¸»ÇØÁÖ¼¼¿ä
8. Simulation°ú Verification °úÁ¤¿¡¼ °ÞÀº µð¹ö±ë °æÇèÀ» ¸»ÇØÁÖ¼¼¿ä
9. Block-level ¼³°è ½Ã ¿ä±¸»çÇ× ºÐ¼®°ú ½ºÆå Á¤ÀÇ °úÁ¤À» ¼³¸íÇØÁÖ¼¼¿ä
10. ¹ÝµµÃ¼ ¼³°è¿¡¼ Çù¾÷(Verification, Back-end, Architecture ÆÀ µî)ÀÌ Áß¿äÇÑ ÀÌÀ¯´Â ¹«¾ùÀԴϱî
11. RTL¿¡¼ ¹ß»ýÇß´ø
...
º»¹®/³»¿ë
1. RTL ¼³°è Engineer·Î Áö¿øÇÑ ÀÌÀ¯´Â ¹«¾ùÀԴϱî
RTL ¼³°è´Â ¹ÝµµÃ¼ Á¦Ç°ÀÇ ±â´É¼º´ÉÀü·Â¸éÀûÀ» °¡Àå ±Ùº»ÀûÀ¸·Î °áÁ¤ÇÏ´Â ´Ü°èÀ̸ç, ¼³°èÀÚÀÇ ³í¸®Àû »ç°í¿Í ±¸Á¶ ¼³°è ´É·ÂÀÌ °á°ú¹°¿¡ Á÷Á¢ ¿µÇâÀ» ¹ÌÄ£´Ù´Â Á¡ÀÌ Å« ¸Å·ÂÀ¸·Î ´Ù°¡¿Ô½À´Ï´Ù. ƯÈ÷ Ĩ½º¾Ø¹Ìµð¾î´Â Video Codec, ISP, Neural Processing µî ¿µ»ó¸ÖƼ¹Ìµð¾î °ü·Ã °í¼º´ÉÀúÀü·Â IP¸¦ Áö¼ÓÀûÀ¸·Î °³¹ßÇϸç Àü ¼¼°è ¹ÝµµÃ¼ ±â¾÷¿¡ °ø±ÞÇϰí ÀÖ½À´Ï´Ù. ¿µ»ó ÀνÄÄÄÇ»ÅÍ ºñÀü¿§Áö ÄÄÇ»ÆÃÀÌ È®´ëµÇ´Â Áö±Ý, È¿À²ÀûÀÎ RTL ¼³°è´Â Çʼö ±â¼úÀÔ´Ï´Ù.
Àú´Â ´ëÇп¡¼ ³í¸®¼³°èµðÁöÅРȸ·ÎÄÄÇ»ÅÍ ±¸Á¶Çコ ¸ð´ÏÅ͸µ SoC ÇÁ·ÎÁ§Æ®FPGA ±â¹Ý ¿µ»ó ½ÅÈ£ ó¸® ÇÁ·ÎÁ§Æ®¸¦ ¼öÇàÇϸç RTL ¼³°è°¡ ´Ü¼øÇÑ ÄÚµå ÀÛ¼ºÀÌ ¾Æ´Ï¶ó ¿ä±¸»çÇ× ºÐ¼® ¡æ ±¸Á¶ ¼³°è ¡æ ¸ðµâ ºÐÇÒ ¡æ ÀÎÅÍÆäÀ̽º Á¤ÀÇ ¡æ RTL ÄÚµå ÀÛ¼º ¡æ Simulation ¡æ Timing °í·Á ¡æ Synthesis ´ëÀÀ±îÁö Æ÷ÇÔÇÏ´Â ÃÑüÀû ÀÛ¾÷ÀÓÀ» ¹è¿ü½À´Ï´Ù.
Ĩ½º¾Ø¹Ìµð¾î´Â IP ÀÚü°¡ °ð Á¦Ç°À̸ç, ¼³°è Á¤È®µµ°¡ °ð ¸ÅÃâ°ú Á÷°áµË´Ï´Ù. ÀÌ·± ȯ°æ¿¡¼ Á¦ ±¸Á¶ ºÐ¼® ´É·Âµð¹ö±ë ¼ºÇâöÀúÇÑ ¹®¼È ½À°üÀÌ ³ôÀº ¼öÁØÀÇ ±â¿©¸¦ ÇÒ ¼ö ÀÖ´Ù°í ÆÇ´ÜÇØ Áö¿øÇß½À´Ï´Ù.
2. Ĩ¡¦(»ý·«)