인하대 fpga 5주차 moore, mealy 보고서

1. code

beginif (A && !B)next_state = S1;elsenext_state = S0;C = 0; // S0 상태에서는 출력 0endS1 beginif (!A && B)next_state = S2;elsenext_state = S1;C = 1; // S1 상태에서는 출력 1endS2 beginif (A && B)next_state = S0;elsenext_state = S2;C = 0; // S2 상태에서는 출력 0enddefault beginnext_state = S0;C = 0; // 예외 발생 시 초기 상태로 복귀endendcaseendendmodule``` 이 코드에서 입력 clk와 rst는 각각 클락 신호와 리셋 신호이다. 모듈 내부에서 현재 상태(current_state)와 다음 상태(next_state)를 정의한다. 각 상태는 2비트 값으로 표현되며, S0, S1, S2로 상태를 구분한다. 항상 블록을 통해 클락 신호의 상승 가장자리에서 상태를 전이시키며, 리셋 신호가 활성화되면 S0 상태로 초기화된다. 상태 전이 논리는 다음 항상 블록에서 구현된다. 현재 상태에 따라 다음 상태를 결정하고, 각 상태에 대한 출력 C의 값을 설정한다. 이 예제에서는 S0 상태일 때 C는 0, S1 상태일 때 C는 1, S2 상태일 때 다시 C는 0으로 설정된다. 입력 A와 B의 조합에 따라 상태가 전이되며, 이러한 전이 로직은 설계를 직관적으로 만들고, 각 상태에서의 출력…