A+받은 카운터(계수기,COUNTER) 회로 예비보고서

실험 11. 계수기 회로 1. 실험목적 (1) JK flip-flop의 토글 동작을 이해한다. (2) 계수기의 기본 원리를 이해한다. (3) JK flip-flop을 이용한 계수기 회로의 동작을 이해한다. 2. 실험 이론 계수기는 입력되는 클럭의 수를 세어 출력으로 보내는 디지털 회로이다. 이는 Counter라고도 한다. 계수기를 구성할 때 flip-flop을 사용하여 현재의 계수(Count)를 저장한다. 만약 N-bit의 Counter가 필요한 경우 N개의 flip-flop을 사용하여 계수기를 구성하면 된다. (1) JK flip-flop의 토글 동작 JK flip-flop은 J, K 두 입력이 모두 1인 경우 현재 상태 출력 가 보수화 되어 가 출력된다. 그러나 J, K가 1을 유지할 때 계속하여 보수화되면 우리가 원하는 계수기를 설계할 수 없을 것이다. 따라서 JK flip-flop을 이용하여 Clock Pulse에 동기화시켜 CP에 따라 JK f-f가 동작하는 회로를 설계해야 한다. 이때 JK f-f가 CP에 동기화되어 출력값이 변화되는 것을 토글 동작이라고 한다. 그림 1 JK flip-flop의 기호도 및 토글 동작 (2) 계수기의 동작 두 개의 JK f-f로 구성된 2-bit 계수기는 그림 2와 같이 구성할 수 있다. 그림 2 2-bit 계수기 그림 2를 살펴보면 두 JK f-f의 입력 J, K에 +5V 전압이 인가되어 있다. 즉, High 신호가 입력되고 있는 것이다. (1)에서 살펴보았듯이 JK f-f는 두 입력이 모두 1일 때 토글 동작을 수행한다. 따라서 본 2-bit 계수기는 Clock 신호에 맞춰 각 JK f-f가 토글되는 2-bit 계수기 회로이다. 이때 첫 번째 출력 는 Least Significant Bit(LSB), 은 Most Significant Bit(MSB)이다. LSB는 10진수를 2진수로 나 타내었을 때 가장 낮은 자리 Bit를 뜻하고, MSB는 동일하게 2진수로 나타내었을 때 가장 높은 자리 - 1…
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