VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과

디지털공학실험 VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. XNOR 입력 A 0 0 1 1 입력 B 0 1 0 1 출력 C 1 0 0 1 ☞ 시뮬레이션에서 보듯이 입력 A, B가 모두 `0` 또는 모두 `1` 일 때 출력 C가 `1`이 되고, A와 B가 서로 다를 경우 출력 C는 `0`이 된다. 즉 XOR에서 NOT을 취해 준 것이다. MUX 입력 S0 0 0 1 1 S1 0 1 0 1 출력 Z I0 I1 I2 I3 ☞ 입력 S0와 S1의 값에 따라 출력 Z의 값이 I0 ~ I3 중 선택되어 출력된다. 여기서 S0&S1=`00` 일 때 I0, S0&S1=`01` 일 때 I1, S0&S1=`10` 일 때 I2, S0&S1=`11` 일 때 I3를 출력하도록 하였고 결과 는 시뮬레이션으로 확인 할 수 있다.