VHDL 실습(D-FF, JK-FF, Counter) 결과

디지털공학실험 VHDL실습(D-FF,JK-FF,Counter) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. D-FF 입력 CLK ↑(상승) ↑(상승) ↓(하강) ↓(하강) D 0 1 0 1 출력 Q 0 1 유지 유지 ☞ D-FF은 어떠한 CLK이 작용하였을 때, 입력이 그대로 출력이 되는 플립플롭이다. 여기에서는 CLK이 상승에지일 때에만 발생하게 해서 입력이 각각 0,1이 들어갔을 때 출력도 각각 0,1이 나옴을 확인 할 수 있다. 그리고 CLK이 하강에지일 때에는 이전상태를 그대로 유지함도 확인 할 수 있었다. 시뮬레이션을 보게 되면 진리표와 시뮬레이션 결과가 서로 일치함을 볼 수 있다. JK-FF CLK ↑(상승) ↑(상승) ↑(상승) ↑(상승) ↓(하강) ↓(하강) ↓(하강) ↓(하강) 입력 J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 출력 Q 유지 0 1 반