창원대 전기전자회로응용실험 리포트 6.Digital 연산회로

1.그림 6.8의 4bit even-parity generator/checker 실험회로를 결선하여라. DO, 1, 2, 3입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 swith sw의 on/off 상태에 따른 p와 y를 측정하여 다음 표를 완성하여라. 2. 실험순서 1의 결과를 보고 parity generator/checker의 효과를 써라. parity bit는 전송하고자 하는 데이터의 각 문자에 1비트를 더하여 전송한다. even-parity bit: 전체 bit 에서 1의 개수가 짝수가 되도록 parity bit를 1로 정한다. odd-parity bit: 전체 bit에서 1의 개수가 홀수가 되도록 parity bit를 0로 정한다. parity bit를 정하여 데이터를 송신하면 수신 측에서는 수신된 데이터의 전체 bit를 계산하여 praity bit를 다시 계산할 수 있으므로 데이터에 에러발생여부를 알 수 있다. 그러나 parity bit는 에러발생여부만 알 수 있고 에러를 수정할 수는 없다. 3.그림 6.7의 full-adder 회로를 이용하여 4bit adder를 결선하여라. 제작된 4bit adder를 이용하여 Y〓A+B 계산을 수행하여라. A+B연산 1) A〓0001 B〓0xxx CARRY〓0 2)A〓0xxx B〓xxx1 CARRY〓0 3) A〓1111 B〓0001 CARRY〓0 4) A〓1111 B〓1111 CARRY〓0 4. 4bit adder를 이용하여 2’s complement(2의보수)방식에 의한 4bit-subtractor(뺄셈기)를 설계하여라.(hint: 각 bit 당 not gate 추가 또는 각 bit ex-or gate 추가) 5. 제작된 4bit subtrator를 이용하여 Y〓A-B를 수행하여라. ...결과파형...