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창원대 전기전자회로응용실험 리포트 5.Logic Gate
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자료설명
pspice simulator로 회로결선도 + 결과파형
실험중 일부만 기재되었음을 밝힘
실험중 일부만 기재되었음을 밝힘
본문/내용
그림5.11의 logic gate 실험회로를 결선하여라. a,b,c 입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 다음 표를 완성하여라.
3. bool 대수와 de morgan 정리를 이용하여 그림 5.11 의 회로를 간략화시켜라.(hint:not 1개, or 1개로 구성.)
수식유도 과정을 적고, 결과회로를 그려라.
4.간략화한 회로를 결선한 뒤, a,b,c 입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 다음 표를 완성하여라. 실험순서 1의 결과와 비교하여라.
5.실험순서 3과 4을 통해 검증된 회로(not 1개,or 1개로 구성)를 nand gate만 사용하여 재설계하여라.
3. bool 대수와 de morgan 정리를 이용하여 그림 5.11 의 회로를 간략화시켜라.(hint:not 1개, or 1개로 구성.)
수식유도 과정을 적고, 결과회로를 그려라.
4.간략화한 회로를 결선한 뒤, a,b,c 입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 다음 표를 완성하여라. 실험순서 1의 결과와 비교하여라.
5.실험순서 3과 4을 통해 검증된 회로(not 1개,or 1개로 구성)를 nand gate만 사용하여 재설계하여라.
참고문헌
전기전자회로응용실험
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저작권정보
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I D : dufk****** Date : 2020-06-25 FileNo : 20065149 |
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