논리회로설계실험 반가산기와전가산기

Half Adder and Full Adder 설계 보고서 `실험결과 및 분석` 1. 반가산기(Half Adder) : Behavioral Modeling 반가산기는 피연산수와 연산수를 입력 받아 그 합과 올림수를 출력한다. x y C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 표 반가산기의 in-out 테이블 1) HDL 코드 library IEEE; use IEEE.std_logic_1164.all; entity half_adder is 반가산기의 entity port(x, y : in std_logic; c, s : out std_logic 이용할 시그널의 port 선언, 외부로부터 시그널을 받아들여야 하기 때문에 port를 이용했다. ); end half_ad