트랜지스터특성예비 보고서

I. 목 적
트랜지스터의 기본구조에 패한 이해와 역학 및 기본동작을 실험을 통해 확인해 본다.
II. 내 용

1) 트랜지스터의 구조

트랜지스터는 두 개의 n형층과 한 개의 p형층, 또는 두 개의 p형층과 한 개의 n형 층으로 이루어진 3층 반도체 디바이스로서 전자를 n-p-n형, 후자를 p-n-p형 트랜지스터라 한다. 그림 1의 트랜지스터 구조에서 보는 것처럼 트랜지스터의 가운데 층인 베이스 B(base)는 트랜지스터 전체 두께의 대략 150분의 1 정도로 매우 얇고(0.02nm 정도) 도우핑 정도도 양 외각층보다 10분의 1 또는 그 이하가 될 정도로 낮다.

(a) N-P-N형 (b) P-N-P형

그림 1 트랜지스터의 구조와 직류 바이어스

(a) N-P-N형 (b) P-N-P형

그림 2 전기적 심볼

양 외각층에 대한 E, C 표시는 각각 Emitter, Collector를 의미하며 베이스 및 콜렉터쪽으로의 확산이 보다 잘 이루어지도록 도우핑 농도를 보다 크게 한 쪽이 에미터가 된다. 즉, 다수캐리어를 보다 많이 가지고 있어서 다수 캐리어의 공급원(Source)이 되는 곳이 에미터, 이들 캐리어를 받아들이는 곳이 콜렉터가 된다.
베이스 층의 두께가 양 외각층에 비해 매우 얇은 것은 에미터로부터의 다수캐리어가 베이스 층을 통과하여 콜렉터 층으로 보다 쉽게 유입되도록 하기 위함이며, 또 베이스층의 도우핑 농도가 양외각층에 비해 낮은 것은 베이스층의 다수캐리어의 수를 제한함으로써 베이스층의 도전성을 감소(저항은 증가)시키기 위한 것이다.
베이스층의 도전성 감소는 트랜지스터를 동작시키기 위해 그림 1에서와 같이 직류 바이어스(,)를 인가할 때 에미터로부터 베이스로 유입되는 다수캐리어의 …

(a) (b) (c) (d) (e)

그림 3 트랜지스터의 외관((d), (e)는 대전력용)