|
| |
|
|
와이드 이슈 프로세서를 위한 스트라이드 값 예측기의 모험적 갱신
파일 
와이드 이슈 프로세서를 위한 스트라이드 값 예측기의 모험적 갱신.hwp
[Size :
281 Kbyte
]
와이드 이슈 프로세서를 위한 스트라이드 값 예측기의 모험적 갱신.hwp
[Size :
281 Kbyte
]
분량 22 Page
가격 3,000 원
×
링크주소가 복사 되었습니다.
원하는 곳에 붙혀넣기 하세요
원하는 곳에 붙혀넣기 하세요
카트
|
다운받기
|
 네이버 ID로 다운 받기  카카오 ID로 다운 받기  구글 ID로 다운 받기  페이스북 ID로 다운 받기 |
뒤로
|
자료설명
스트라이드 예측기 구성도
그림 7은 모험적 갱신 기능이 추가된 제안한 스트라이드 예측기의 구성도이다. 그림 7의 (a)는 예측 테이블 엔트리...
그림 7은 모험적 갱신 기능이 추가된 제안한 스트라이드 예측기의 구성도이다. 그림 7의 (a)는 예측 테이블 엔트리...
본문/내용
스트라이드 예측기 구성도
그림 7은 모험적 갱신 기능이 추가된 제안한 스트라이드 예측기의 구성도이다. 그림 7의 (a)는 예측 테이블 엔트리의 필드 구성을 나타낸다. 태그(tag) 필드는 PC로 인덱스된 엔트리의 매치 여부를 검증하기 위한 필드로 테이블의 크기에 따라 가변인데 SimpleScalar 머신 상에서 8K 엔트리를 갖는 테이블의 경우 16 비트가 된다. 상태(state) 필드는 3가지의 예측 상태를 표시하는 필드로 초기상태, 전이상태, 안정 상태의 값을 표시하기 위해 2비트로 표현된다. 값(value) 필드는 가장 최근의 명령 수행 결과 값을 저장하기 위해 32비트가 필요하고, 스트라이드 필드는 최근 두 명령의 결과 값의 차를 저장하기 위해 32비트로 표현된다. 또한 에이지 카운터는 모험적 갱신을 위해 도입된 카운터며, 5비트를 갖는다.
16 비트
2비트
32비트
32 비트
5 비트
2 비트
태그
상태
값
스트라이드
에이지
카운터
플래그
(a)
(b)
그림 7. 스트라이드 예측의 (a) 예측 테이블 엔트리의 필드 구성 (b) 구성도
플래그 필드 모험적 갱신을 위해 테이블의 상태를 표시하는 2비트의 크기를 갖는다. (4.2 절 참조). 그림 7의(b)는 전체 예측기 구성도를 보여주며, 명령이 페치될 때 PC를 이용하여 테이블을 인덱스한다. 이때 태그를 비교하여 매치되면 예측유효 비트를 1로 세팅하고, 테이블 미스인 경우에는 0으로 세팅하여 예측 값이 유효하지 않음을 표시한다. 모험적 갱신이 아니고 상태의 값이 안정상태인 정상적인 경우에는 테이블의 값 필드와 스트라이드 필드의 값을 더하여 인덱스된 명령의 값을 예측한다.
그림 8. 스트라이드 값 예측 상태 천이도
참고문헌
[1] D.Burger and T.Austin, `The Simplescalar Tool Set, Version 2.0`, Technical Report CS-RT-97-1342, University of Wisconsin, Madison, June 1997
[2] B.Calder, B.Reinman and D.Tullsen, `Selective Value Prediction`, Proceedings of the 26th International Symposium on Computer Architecture (ISCA-26), May 1999
[3] F.Gabbay, and A.Mendelson, `Speculative Execution Based on Value Prediction`, EE Department TR 1080, Technion-Israel Institute of Technology, Nov, 1996
[4] F.Gabbay, and A.Mendelson, `The Effect of Instruction Fetch Bandwidth on Value Prediction`, Proceedings of the 25th International Symposium on Computer Architecture (ISCA-25), p.272-281, 1998.
[5] J.Gonzalez and A.Gonzalez, `The Potential of Data Value Speculation to Boost ILP`, Proceedings of the International Conference on Supercomputing, 1998.
[6] T.Heil, Z.Smith, and J.Smith, `Improving Branch Predictors by Correlating on Data Values`, Proceedings of the 32nd International Symposium Microarchitecture (MICRO-32), Nov. 1999.
[7] J.Huang and D.Lilja, `Exploiting Basic Block Value Locality with Basic Block Reuse`, Proceedings of the 5th International Symposium on High Performance Computer Architecture (HPCA-5), 1999.
[8] M.Johnson, Superscalar Microprocessor Design, Prentice Hall, 1991
[9] Sang-Jeong Lee and P.Yew, `Decoupled Value Prediction on Trace Processors`, Proceedings of the 6th International Symposium on High Performance Computer Architecture (HPCA-6), 2000.
[10] Sang-Jeong Lee and P.Yew, `On Some Implementation Issue for Value Prediction on Wide-Issue ILP Processors,` International Conference on Parallel Architecture and Compilation Techniques (PACT 2000), Oct. 2000.
[11] Sang-Jeong Lee, and Pen-Chung Yew, `On Table Bandwidth and Its Update Delay for Value Prediction on Wide-Issue ILP Processors`, IEEE Transaction on Computers, Vol.50 No.8, Aug. 2001
[12] M.Lipasti, and J.Shen, `Exceeding th Limit via Value Prediction`, Proceedings of the 29th International Symposium on Microarchitecture (MICRO-29), Dec. 1996
[13] M.Lipasti, Value Locality and Speculative Execution, Ph.D. thesis, Carnegie Mellon University, April 1997.
[14] S.A.Mahlke, `Exploiting Instruction Level Parallelism in the Presence of Conditional Branches`, Ph.D dissertation, Department of Electrical and Computer Engineering, University of Illinois,Urbana, IL, 1996.
[15] R.Rakvic, B.Black, and P.Shen, `Completion Time Multiple Branch Prediction for Enhancing Trace Cache Performance`, Proceedings of the 27th Annual International Symposium on Computer Architecture (ISCA-27), June 2000.
[16] B. Rychlik, F.Faistl, B.Krug, A.Kurland, J.Jung, Miroslav, N.Velev, and Jshen, `Efficient and Accurate Value Prediction Using Dynamic Classification`, Technical Report of Microachitecture Research Team in Dept. of Electrical and Computer Engineering, Carnegie mellon Univ., 1992.
[17] B.Rychlik, J.Faistl, B.Krug, and J.Shen, `Efficacy and Performance Impact of Value Prediction,` Parallel Architectures and Compilation Techniques, Paris, Oct. 1998.
[18] T.Sato, `Analyzing Overhead of Reissued Instructions on Data Speculative Processors`, Workshop on Performance Analysis and its impact on Design Held in Conjunction with ISCA-25, 1998.
[19] Y.Sazeides, and J.Smith, `The Predicatability of Data Values`, Proceedings of the 30th International Symposium on Microarchitecture (MICRO-30), Dec. 1997.
[20] K.Skadron, M.Martonosi, and D.Clark. `Speculative Updates of Local and Global Branch History`
A Quantitative Analysis,` Journal of Instruction-Level Parallelism, vol.2, Jan. 2000.
[21] T.Sherwood and B.Calder, `Loop Termination Prediction`, Technical Report CS99-639 of University of California, San Diego, Dept. of Computer Science and Engineering, Dec. 1999
[22] K.Wang, M.Franklin, `Highly Accurate data value Predictions using Hybrid Predictor, `Proceedings of the 30th International Symposium on Microarchitecture (MICRO-30), Dec. 1997.
[23] T. Yeh and Y.Patt, `Two-Level Adaptive Branch Prediction,` Proceedings of the 24th International Symposium microarchitecture (MICRO-24), Nov. 1991.
[2] B.Calder, B.Reinman and D.Tullsen, `Selective Value Prediction`, Proceedings of the 26th International Symposium on Computer Architecture (ISCA-26), May 1999
[3] F.Gabbay, and A.Mendelson, `Speculative Execution Based on Value Prediction`, EE Department TR 1080, Technion-Israel Institute of Technology, Nov, 1996
[4] F.Gabbay, and A.Mendelson, `The Effect of Instruction Fetch Bandwidth on Value Prediction`, Proceedings of the 25th International Symposium on Computer Architecture (ISCA-25), p.272-281, 1998.
[5] J.Gonzalez and A.Gonzalez, `The Potential of Data Value Speculation to Boost ILP`, Proceedings of the International Conference on Supercomputing, 1998.
[6] T.Heil, Z.Smith, and J.Smith, `Improving Branch Predictors by Correlating on Data Values`, Proceedings of the 32nd International Symposium Microarchitecture (MICRO-32), Nov. 1999.
[7] J.Huang and D.Lilja, `Exploiting Basic Block Value Locality with Basic Block Reuse`, Proceedings of the 5th International Symposium on High Performance Computer Architecture (HPCA-5), 1999.
[8] M.Johnson, Superscalar Microprocessor Design, Prentice Hall, 1991
[9] Sang-Jeong Lee and P.Yew, `Decoupled Value Prediction on Trace Processors`, Proceedings of the 6th International Symposium on High Performance Computer Architecture (HPCA-6), 2000.
[10] Sang-Jeong Lee and P.Yew, `On Some Implementation Issue for Value Prediction on Wide-Issue ILP Processors,` International Conference on Parallel Architecture and Compilation Techniques (PACT 2000), Oct. 2000.
[11] Sang-Jeong Lee, and Pen-Chung Yew, `On Table Bandwidth and Its Update Delay for Value Prediction on Wide-Issue ILP Processors`, IEEE Transaction on Computers, Vol.50 No.8, Aug. 2001
[12] M.Lipasti, and J.Shen, `Exceeding th Limit via Value Prediction`, Proceedings of the 29th International Symposium on Microarchitecture (MICRO-29), Dec. 1996
[13] M.Lipasti, Value Locality and Speculative Execution, Ph.D. thesis, Carnegie Mellon University, April 1997.
[14] S.A.Mahlke, `Exploiting Instruction Level Parallelism in the Presence of Conditional Branches`, Ph.D dissertation, Department of Electrical and Computer Engineering, University of Illinois,Urbana, IL, 1996.
[15] R.Rakvic, B.Black, and P.Shen, `Completion Time Multiple Branch Prediction for Enhancing Trace Cache Performance`, Proceedings of the 27th Annual International Symposium on Computer Architecture (ISCA-27), June 2000.
[16] B. Rychlik, F.Faistl, B.Krug, A.Kurland, J.Jung, Miroslav, N.Velev, and Jshen, `Efficient and Accurate Value Prediction Using Dynamic Classification`, Technical Report of Microachitecture Research Team in Dept. of Electrical and Computer Engineering, Carnegie mellon Univ., 1992.
[17] B.Rychlik, J.Faistl, B.Krug, and J.Shen, `Efficacy and Performance Impact of Value Prediction,` Parallel Architectures and Compilation Techniques, Paris, Oct. 1998.
[18] T.Sato, `Analyzing Overhead of Reissued Instructions on Data Speculative Processors`, Workshop on Performance Analysis and its impact on Design Held in Conjunction with ISCA-25, 1998.
[19] Y.Sazeides, and J.Smith, `The Predicatability of Data Values`, Proceedings of the 30th International Symposium on Microarchitecture (MICRO-30), Dec. 1997.
[20] K.Skadron, M.Martonosi, and D.Clark. `Speculative Updates of Local and Global Branch History`
A Quantitative Analysis,` Journal of Instruction-Level Parallelism, vol.2, Jan. 2000.
[21] T.Sherwood and B.Calder, `Loop Termination Prediction`, Technical Report CS99-639 of University of California, San Diego, Dept. of Computer Science and Engineering, Dec. 1999
[22] K.Wang, M.Franklin, `Highly Accurate data value Predictions using Hybrid Predictor, `Proceedings of the 30th International Symposium on Microarchitecture (MICRO-30), Dec. 1997.
[23] T. Yeh and Y.Patt, `Two-Level Adaptive Branch Prediction,` Proceedings of the 24th International Symposium microarchitecture (MICRO-24), Nov. 1991.
| 📝 Regist Info |
|
I D : mbcq****** Date : 2013-06-10 FileNo : 16069726 |
Cart  | |
| |