[공학] 논리회로 - 플립플롭

플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자 플립-플롭 클럭신호가 Rising 할 때만 출력값이 변함. Edge-triggered 방식으로 동작 래치 Enable 제어신호가 ‘1’인 동안에 SR입력이 변화하면 이에 따라 출력(Q)값이 변함 Level-triggered 방식으로 동작함 보통 플립플롭과 래치를 통틀어 플립플롭이라 하는 경우도 있다. 플립플롭 : 동기식 플립플롭 래 치 : 비동기식 플립플롭 1. 플립플롭의 기억용량 2. 플립플롭의 개요와 동작 3. 타이밍관련 매개변수 준비시간과 유지시간 전달지연시간 최대 클럭주파수 4. 종류 SR 플립플롭 vs. D 플립플롭 JK 플립플롭 vs. T 플립플롭 Master-Slave 플립플롭 플립플롭 쌍안정 상태의 소자로서 기억소자라고도 함. 1비트의 기억용량. 1과 0을 식별해서 기억할 수 있기 때문에 2진 값 소자라 함. 기억용량 플립플롭 4개는 24〓16가지를 식별할 수 있으며, 4비트의 기억용량이 있음. 제어신호 CLK를 만족했을 때, 출력(Q) 값을 결정하는 역할 CLK (클럭신호) 플립플롭의 출력(Q)이 변화되는 시점을 제공 상승 모서리(엣지) 트리거 방식 CLK가 ‘0’에서 ‘1’로 변하는 시점에 맞추어 출력(Q)값이 변함 하강 모서리(엣지) 트리가 방식 CLK가 ‘1’에서 ‘0’으로 변하는 시점에 맞추어 출력(Q)값이 변함 플립플롭을 이용하여 디지털 회로 구현 시 고려되야하는 플립플롭의 특성 준비시간과 유지시간 전달지연시간 최대 클럭주파수 준비시간(setup time) CLK의 트리거엣지 이전에 입력레벨이 준비되어야 하는 최소시간. 유지시간(hold time) CLK의 트리거엣지 이후에 데이터의 논리레벨이 유지되어야하는 최소시간 ◇ 준비시간과 유지시간 회로에 입력이 가해진 시점부터 가해진 입력에 대한 출력이 나오는 시간 ◇ 전파지연시간 플립플롭의 CLK 단자에 인가…
플…