순서회로

순서논리회로 설계 폰 응답 머신을 제어하는 순서회로를 설계한다. 세 개의 입력 R, A, S와 한 개의 출력 Z를 가진다. 각 폰 울림의 끝에서 한 클럭 사이클 동안 R=1이다. 입력 A는 폰의 응답 여부를 나타낸다. 폰이 응답할 때, A=1이다. S는 머쉰이 2번 울리거나(S=0) 또는 4번 울린(S=1) 후 폰에 응답해야 하는지를 선택한다. 레코더가 폰에 응답하도록 야기시키기 위해, 회로는 2번 울리거나 또는 4번 울린 뒤에, 출력 Z=1을 설정하고 레코더가 폰에 대답할 때까지(A가 1로 갈 때) Z=1을 유지한다. 만약 어떤 시점에서 사람이 폰에 응답한다면, A는 1이 될 것이고, 회로는 리셋된다. 폰이 울림을 세는 동안 S는 변하지 않는다. 1. 설계배경 및 목표 1) D - FlipFlop 하나의 입력 단자가 있고 클록 펄스가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 자리잡는 플립플롭. 일반적으로 입력 신호 를 클록 펄스의 시간 간격만큼 지연시켜 출력으로 내는 데 사용된다. 표는 동기식 D 플립플롭의 입력값과 출력값의 관계를 나타낸 것이 다. Qn+1은 n＋1번째의 클록 펄스에 의한 출력을 표시한다. 2. 관련 기술 및 이론 ` D 플립플롭의 구조 ` ` 진리표 ` 1) 상태그래프 3. 설계 내용 상 태 의 미 S0 Reset S1 두 번 울림 후의 응답 실행을 기다리는 첫 번째 울림 S3, S4, S5 네 번 울림 후의 응답 실행을 기다리는 첫 번째, 두 번째, 세 번째 울림 S2 응답 실행 2) 상태표 3. 설계 내용 현재상태 입력 차기상태 출력 현재상태 입력 차기상태 출력 R A S R A S S0 0 - S0 0 S3 1 S0 0 S0 1 1 S3 0 S3 0 0 S3 0 S0 1 0 S1 0 S3 1 - S4 0 S1 1 S0 0 S4 1 S0 0 S1 0 0 S1 0
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