[공학]직접회로 설계 - 밀러 오피앰프 설계 보고서

Design of OP AMP설계목표교과서의 9.1회로를 이용하여, 0.25um process공정, VDD=5V에서 총 전압이득이 1000 v/v 이상이 되는 Miller OP amp를 설계한다.1. 이론2-stage CMOS operational amplifier miller op amp 는 2단 증폭기이다. 첫 번째 stage는 diffrential pair 이고 두 번째 stage는 CS 증폭기이다. 첫 번째 stage에서 diffrential pair에 active load로 이루어진다. 이 회로는 보통 20~60 v/v 의 전압 이득을 갖고 있다. 여기서 diffrential pair는 전류 source Q5에 의해 bias 되고 이것은 Q8, Q5, Q7으로 구성된 current mirror의 두 출력 트랜지스터의 중의 하나이다. current mirror는 Iref에 의해 전류가 공급되는데 Iref는 음의 전원 전압 -Vss에 또는 더 정밀한 음의 전압이 칩내부에 있을 경우에는 이것에 정밀 저항을 연결하여 만든다. 두 번째 단은 공통 소스 트랜지스터 Q6과 그 전류원 부하 Q7로 구성되어 있는데 이득은 보통 50~80 v/v까지이다. 또 두 번째 단은 연산 증폭기의 주파수 특성을 보상하는 역할도 한다. negative feedback에 인가되는 양과 무관하게 연산 증폭기가 안정적으로 동작하게 하려면 open-loop 이득이 -20dB/decade의 기울기로 주파수에 따라 감소하도록 연산 증폭기를 만들어야 한다. 현재의 회로에서는 이를 보상하기 위해 capacitance Cc를 두 번째 단 증폭용 transistor Q6의 negative feedback 경로에 연결하였다. 적절하게 잘 설계하지 않으면 그림의 CMOS 연산 증폭기 회로는 dc offset voltage를 나타낸다. 3. Simulation- 회로 Figure 1. Total circuit Figure 2. Diffrential mode - Gain (v/v) gain…
…