VHDL delay 분석

1. Title: VHDL을 이용한 inertial delay와 transport delay 확인 2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다. 3. Theory 전파지연시간(propagation delay) ?? 신호 값의 변화가 입력에서 출력까지 전달되는 데 걸리는 시간 ?? 작동시간은 전파지연의 역의 관계임 ?? 논리설계에서 가장 중요한 사항임 ?? 하강지연시간(tPHL) ≫ 출력이 논리 1에서 논리 0으로 변화하는 데 소요되는 시간 ?? 상승지연시간 (tPLH) ≫ 출력이 논리 0에서 논리 1로 변화하는 데 소요되는 시간 ?? 전파지연 (tpd) 은 두 가지 지연 값 중 최대값으로 정의 ?? 시뮬레이션에서 게이트의 모델링에 사용되는 지연시간 ≫ 전달지연(transport delay) - 입력에서의 변화에 의한 출력의 변화는 항상 정해진 전파지연 후에 나타남 ≫ 관성지연(inertial delay) - 입력에서의 두 번의 변화에 의한 출력에서의 두 번의 변화가 있을 때, 이 두 번의 변화 폭이 거절 시간보다 작으면 출력의 두 번 변화의 첫 번째가 나타나지 않음 <그림1. inverter(not gate)에 의한 전파 지연> 4. Data & Result ?(1) VHDL code transport delay library ieee; use ieee.std_logic_1164.all; entity bool_func is port (x : in std_logic; y : out std_logic); end bool_func; architecture behave_signal of bool_func is signal not_out : std_logic; begin u1_process : process (x, not_out) begin not_out <= not x; y <= tra…
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