A＋받은 에미터 공통 증폭기 전압이득 결과레포트

실험 11. 에미터 공통 증폭기회로 전압이득

1. 실험 장비 ① DC Power Supply ② 신호발생기 ③ 오실로스코프 ④ 커패시터 ( , ) ⑤ 저항 (Ω, Ω, Ω, Ω, Ω) ⑥ NPN 트랜지스터 (KTC 3198)

2. 실험 방법 및 회로도 [실험 1 : 에미터 공통 증폭기회로 전압이득 실험] 1) 아래 회로도와 같이 회로를 결선한다. 2) 입력전압과 출력전압(Ω)을 측정하고 전압이득을 계산한다.

그림 1 PSPICE 시뮬레이션 회로도
그림 2 실험 회로도

3. 실험 결과 ※ 오실로스코프는 수직축 Scale 50mV/Div, 수평축 Scale 500us/Div로 설정하여 파형을 관찰하였다. [실험 1 : NPN 트랜지스터 실험] - PSPICE 시뮬레이션 결과

그림 3 PSPICE 시뮬레이션 결과

그림 4 입력전압 및 출력전압 파형

[mV]
입력전압 26.8 표 1 입력전압 및 출력전압 peak-peak
출력전압 206
4. 고찰 본 실험의 PSPICE 시뮬레이션 결과를 참고하면, 에미터 공통 증폭기 회로는 입력전압과 출력전압의 위상이 차이나는 것을 확인할 수 있었다. 또한, 입력전압이 의 정현파를 인가하였을 때 출력전압은 이 출…(생략)

5. 참고문헌 -대학전자회로실험 / 교문사(1997) / 신인철 외 3인