FSM을 이용한 설계 방식

이번 실험은 Active -- HDL의 중요 tool인 FSM을 통해서 코드를 생성하고 시뮬레이션 돌려보는 실험이었다. 우선 FSM 이란 tool을 알게 되어 매우 새로웠고, 지금까지 코드를 직접 작성했던 실험들보다는 훨씬 흥미롭고 쉬운 실험 같았다. 그러나 약간 State Diagram을 작성하는 과정에서 생각해줘야 할게 많다는 것이 단점이었으나 직접 코드를 작성하고 오류를 잡아내는 것보다는 훨씬 쉬운 작업이었다.
이번 실험에는 FSM 방법을 통해서 count를 코딩해 보았다. 간단히 설명을 하자면 우선 State Diagram을 보면 clock을 주고 enable이 0일 때와 1일 때 두 상태에 따라서 Still이냐 아니면 Increase 되냐를 나타내 준다. 그리고 reset을 넣어주고 k라는 변수를 cnt_out로 대입시켜주었다.
State Diagram이 다 작성되면 이것으로 HDL 코드를 생성시키고, 그 코드를 compile 해서 시뮬레이션을 돌리면 위에서 측정한 그래프가 나오게 된다. 그래프를 살펴보면, clock이 주어짐에 따라 cnt_out 값이 하나씩 증가함을 볼 수 있다. 처음 작성할 때 4비트로서 조건을 주었기 때문에 0 ~ 15까지 count 됨을 볼 수 있는 것이다.