[공학][Verilog프로그래밍] 동기식 counter

[size-1:0]data;
output [size-1:0]qout;
output tc;
reg [size-1:0]qout;


always @ (posedge clk) begin
if(reset)qout`=4`b0;
else if(load) qout`=data;
else if (en) qout `= qout +1;
end
assign tc = (qout 4`b1111);
endmodule

※위의 2개의 module들은 한 프로젝트 안에 서로 다른 파일로 각각 작성하였다.

(2) 앞에서 설계한 카운터를 사용하여 60진 카운터를 구성하고 동작을 확인하시오. (10진 카운터와 6진 카운터 사용)

4.2 레지스터 파일과 FIFO 설계
(1) 지정된 write 레지스터에 값을 쓰고, 지정된 read 레지스터의 값을 읽는 것을 동시에 수행할 수 있는 8개의 8비트 레지스터를 포함한 레지스터 파일을 설계하고 동작을 확인하시오.
(2) (도전문제) 앞에서 설계한 레지스터 파일을 사용하여 다음과 같은 FIFO를 설계하고 동작을 확인하시오.
module FIFO(clk, reset, read, write, din, dout, empty, full);
- read가 1이면 FIFO의 맨앞의 레지스터 값을 dout으로 출력하고 FIFO 맨앞 위치 이동
- write가 1이면 FIFO의 맨뒤의 레지스터에 din을 입력하고 FIFO 맨뒤 위치 이동
- read와 write가 동시에 1이면 두 동작이 동시에 수행됨
- FIFO가 비어있으면 empty를 1로 출력, 꽉찼으면 full을 1로 출력함

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