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1싸이클 실행 uMips 프로세서
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자료설명
Verilog를 이용하여 1싸이클 실행 microMips를 설계한다.
본 소스 코드 제작은 Computer Architecture
(저자:Behrooz Parhami)을 참조하여 코딩하였습니다.)
소스 코드에 대한 자세한 설명은 레퍼런스를 참조하시기
바랍니다.
본 소스 코드 제작은 Computer Architecture
(저자:Behrooz Parhami)을 참조하여 코딩하였습니다.)
소스 코드에 대한 자세한 설명은 레퍼런스를 참조하시기
바랍니다.
목차/차례
1. ALU.v
2. Control_Unit.v
3. DataCache.v
4. Decoder.v
5. fnDecoder.v
6. InstrCache.v
7. MicroMips.v
8. Mux21.v
9. Mux41.v
10. NextAddr.v
11. opDecoder.v
12. PC.v
13. Reg.v
14. RegFile.v
15. tb _MicroMips.v tb
본문/내용
module Control_Unit
(
input [5:0]op,
input [5:0]fn,
// output reg [2:0] Br_Jump,
output reg RegWrite,
output reg [1:0] RegDst,
output reg [1:0] RegInSrc,
output reg ALUSrc,
output reg Add_Sub,
output reg [1:0] LogicFn,FnClass,ShiftFn,
output reg DataRead,
output reg DataWrite,
output reg [1:0] BrType,
output reg [1:0] PCSrc
);
always @(*)
begin
RegWrite=1b1;
RegDst=2b00;
RegInSrc=2b01;
ALUSrc=1b0;
Add_Sub=1b0;
LogicFn=2b00;
FnClass=2b00;
ShiftFn=2b00;
DataRead=1b0;
DataWrite=1b0;
BrType=2b00;
PCSrc=2b00;
case(op)
6b00_0000:
begin
RegDst=2b01;
case(fn)
6b10_0000: begin FnClass=2b10; end
6b10_0xxx: begin Add_Sub=1b1;FnClass=2b10; end
6b10_1xxx: begin Add_Sub=1b1;FnClass=2b01; end
6b10_xx…(생략)
(
input [5:0]op,
input [5:0]fn,
// output reg [2:0] Br_Jump,
output reg RegWrite,
output reg [1:0] RegDst,
output reg [1:0] RegInSrc,
output reg ALUSrc,
output reg Add_Sub,
output reg [1:0] LogicFn,FnClass,ShiftFn,
output reg DataRead,
output reg DataWrite,
output reg [1:0] BrType,
output reg [1:0] PCSrc
);
always @(*)
begin
RegWrite=1b1;
RegDst=2b00;
RegInSrc=2b01;
ALUSrc=1b0;
Add_Sub=1b0;
LogicFn=2b00;
FnClass=2b00;
ShiftFn=2b00;
DataRead=1b0;
DataWrite=1b0;
BrType=2b00;
PCSrc=2b00;
case(op)
6b00_0000:
begin
RegDst=2b01;
case(fn)
6b10_0000: begin FnClass=2b10; end
6b10_0xxx: begin Add_Sub=1b1;FnClass=2b10; end
6b10_1xxx: begin Add_Sub=1b1;FnClass=2b01; end
6b10_xx…(생략)
참고문헌
Computer Architecture (저자:Behrooz Parhami)
| 📝 Regist Info |
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I D : hota**** Date : 2016-09-20 FileNo : 16217994 |
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