프로그램 가능한 로직(Programmable Logic Device, PLD)

제 2 장 PLD 설계과정
PLD 소자는 디지털 시스템 설계에서 다양한 논리함수의 구현에 사용한다. 이때의 논리함수는 단순한 논리회로의 대체사용에서부터 복잡한 순서제어 논리회로까지를 포함한다. 이 PLD는 저가격, 고집적도, 사용의 용이성, 쉬운 설계디버깅 등의 장점을 가지고 있다. PLD의 설계과정을 PAL을 중심으로 설명하면 다음과 같다. 대부분의 PLD는 AND-OR 배열구조로 되어있고, 이들 연결상태를 프로그램 가능하도록 되어 있다. 이 프로그램 가능배열을 사용자가 적절히 프로그램 하여 원하는 논리함수를 구성하는 것이다. 일반적인 PAL 소자는 프로그램 가능한 AND 배열과 고정된 OR 배열로 구성된다. PAL 소자는 조합회로 및 레지스터형 논리함수 구현시 이용된다. PLD의 다양한 공정기술에 따라 설계방법이 달라진다. 프로그램 가능 배열의 연결은 TTL Bipolar 및 ECL에서 사용되는 퓨즈 사용방식, UV-EPROM 및 EEPROM CMOS 기술에서 사용되는 E/EEPROM 셀방식, CMOS 램에서 사용하는 CMOS 램 기술등이 있다. 어떤 기술의 PLD를 사용할 것인가의 선택은 시스템의 속도 및 소비전력에 따라 선택한다.

2.1 PLD 설계절차

PLD를 사…(생략)

(1) 구현하고자 하는 함수의 설계화일(Design file)을 작성한다. 이 함수는 일반적으로 SOP(Sum of Product)로 표현되며, 설계하고자 하는 회로의 타이밍도(Timing Diagram), 진리표(Truth Table) , 혹은 카르노도(Karnaugh maps) 및 상태도(State Diagram) 등을 사용하여 구현한다.

(2) 이 설계화일은 컴파일러를 통해 JEDEC(Joint Electron Dvices Engineering Council : 반도체제조업체 규약회의) 파일로 변환한다. 이 파일은 소자의 모든 연결상태를 JEDEC에서 정한 표준형식으로 나타낸 것이다. 또한 필요한 경우 이 파일을 이용하여 모의실험(Simulation)을 수행할 수 있다.

(3) 앞의 모의실험을 통해 설계에 이상이 없으면, 프로그램 장비를 이용하여 JEDEC 파일을 PLD 소자에 다운로드 하면 원하는 소자의 프로그래밍이 완료된다. 제작된 PLD 소자를 이용하여 제작회로에 장착하여 사용한다.